문제 정의
Binary-to-hexadecimal converter는 상태 수와 출력 로직이 커지기 쉬운 구조입니다. 이 프로젝트에서는 18-state converter를 구성하면서, 단순히 상태를 늘리는 방식보다 additional-state memory를 활용해 bit circulation과 output logic fan-in을 줄이는 방향을 선택했습니다.
구현 방식
회로 구조는 Mixed NSL(FCD) + OL/MUX(PLD) layout strategy를 사용했습니다. 목표는 기능 구현뿐 아니라 layout 수준에서 전력과 면적을 함께 보는 것이었습니다.
프로젝트에서 얻은 주요 결과는 다음과 같습니다.
- 18-state AFSM 구성
- additional-state memory 기반 circulation 감소
- output logic fan-in 완화
- 50%+ short-circuit power reduction
- 819um² core layout
정리
논리 설계에서는 “상태 수를 줄이는 것”이 항상 답이 아닐 수 있습니다. 어떤 경우에는 상태를 더 명시적으로 두고 출력 로직을 단순화하는 편이 layout, power, timing에서 더 나은 균형점을 만들 수 있습니다.