출발점
MOSFET 전류식을 그대로 맞추는 방식은 직관적이지만, 측정 데이터가 공정 편차와 기생 요소를 포함하는 순간 오차가 커집니다. 그래서 이 프로젝트에서는 이론식 자체를 버리는 것이 아니라, 이론식과 측정값 사이의 잔차를 학습하는 방식으로 접근합니다.
핵심 질문은 단순합니다.
- 기존 전류식이 설명하지 못하는 편차는 어떤 구간에서 커지는가?
- 편차를 보정하는 함수가 특정 소자, 특정 공정, 특정 바이어스 조건에 과적합되지 않게 만들 수 있는가?
- 추출된 보정식이 다른 I-V curve에서도 해석 가능한 파라미터로 남는가?
현재 구조
입력은 measured I-V data와 기본 전류식 기반의 예측값입니다. 여기서 잔차를 만들고, 그 잔차가 gate voltage, drain voltage, temperature, device geometry와 어떤 관계를 갖는지 살펴봅니다.
measured current = theoretical current + learned residual이 구조는 모델이 모든 것을 새로 배우는 black-box 방식보다 해석 가능성이 높습니다. 특히 반도체 소자 모델링에서는 예측 정확도만큼이나 왜 그런 보정이 필요한지 설명할 수 있는지가 중요합니다.
블로그에 남길 것
이 연구는 아직 진행 중입니다. 앞으로는 데이터 전처리 규칙, curve fitting 실패 사례, 잔차 모델 후보, 공정 variation-aware 검증 기준을 글로 쌓아갈 예정입니다. 최종 목표는 “좋은 결과 이미지”가 아니라, 반복 가능한 분석 루틴입니다.